請負可能な作業

①アーキテクチャや回路仕様の決定。

• 逐次比較型ADコンバータ回路
• ΔΣ型ADコンバータ、DAコンバータ回路
• パイプライン型ADコンバータ回路

②回路の動作検証。

• c/c++、python、julia等でのアナログ・デジタル混載回路の動作確認
• Verilog HDLでのアナログ・デジタル混載回路の動作確認

③回路設計。

• A級やAB級のOPアンプ回路、コンパレータ回路、バンドギャップリファレンス回路、発振回路等のアナログ回路
• 加算器、レジスタ等のデジタル回路

具体例:ADC-002A

◆14bit逐次比較型ADコンバータC-DACおよびSAR部の構成を決めます。

• 参考図1と参考図2は、共に単位キャパシタ10～20fFを想定したブリッジ構成です。冗長性を持たせたデジタルキャリブレーション方式を採用しています。キャパシタ相対誤差やLSB側負荷容量等の静的エラーのみの考慮を前提した場合、"キャパシタ相対誤差3%(1σ)以内"、および"入力オフセット±2.4%以内"にて99%の歩留(ミスコード無)を確保できます。尚、参考図1はDレンジの犠牲無にオフセット補正可能で、参考図2はDレンジの犠牲を前提にオフセット補正可能という違いがあります。

具体例:ADC-003A

◆センサ向け24bitΔΣ型ADコンバータの構成を決めます。

• 図1～3は、TI社ADS1247の1Ksps時に対応する3次ΔΣ系＋間引きFIR(ハニング窓)の構成と、出力波形/FFT結果になります。ケーススタディです。主な特徴は次の通りです。

1. 1サイクルで安定（No Latency）のため、ΔΣ型ADコンバータ1個で複数入力をマルチプレクス処理することが可能です。
2. TI社ADS1247の1Ksps時RMSノイズは32.3uVrmsでSNR表現では95dB。今回構成(系)は107dBなので、回路雑音設計への影響は小さく実現性が高いです。
3. 通過帯域（-3dB）周波数はADS1247とほぼ同等の755Hz（ADS1247は732Hz）。

具体例:ADC-004A

◆14bit Pipelined-SAR型ADコンバータの構成を決めます。

• 参考図は、Pipeline型とSAR型を組合せた14bit ADコンバータで、次のような特長があります。

1. 95%歩留の指標となる素子バラツキは現実的で、キャリブレーションは不要です。省面積と省設計コストを実現できます。
2. SAR型のビット数を10bit以下に抑えているため高速化を狙えます。最新プロセスでなくても、5MHz以上のスループットを狙えます。
3. 基本的にはSAR型のためPipeline型と異なり、No Latencyを実現できます。

具体例:ADC-005

◆計測器、バイオメディカル用センサやイメージセンサ向け14bitノイズシェーピングSAR型ADコンバータの構成を決めます。

• 図1～2は、数百KHzの信号帯域を想定した5ビットSAR＋ゲインアンプ＋2次ΔΣ変調（インクリメンタル型）＋SINC2フィルタの構成と、出力波形/FFT結果です。主な特長は次の通りです 。 

1. 前段にS/Hを置くことができます。また、1サイクルで安定（No Latency）、複数入力のマルチプレクス処理が可能です。
2. 低消費電力を可能にします。
3. キャリブレーションは不要です。
4. 表1および表2記載のように、キャパシタ相対誤差3%（1σ）に対して、直線性は±1LSB以内を実現します。